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Algorithmique du décalage d'instructions
- "L'évolution constante des processeurs vers des architectures proposant des capacités superscalaires, de parallélisme au niveau des instructions, de prédication, de spéculation et la multiplication des niveaux de hiérarchie mémoire donnent de plus en plus d'importance au travail du compilateur. Dans cette thèse nous nous intéressions aux transformations de programme source, destinées à l'optimisation dans la chaîne de compilation, et plus particulièrement à une transformation appelée décalage d'instructions. Cette transformation sert de base au pipeline logiciel, elle a une influence sur le parallélisme au niveau des instructions et l'utilisation des registres. Elle intervient également comme composante des techniques de parallélisation de boucles par ordonnancement affine. Dans cette thèse, nous avons voulu mieux comprendre les perspectives offertes par le décalage d'instructions, savoir quels objectifs il permettait d'atteindre, mais aussi savoir quels problèmes de décalage restaient difficiles. Pour cela, nous avons étudié le décalage d'instructions dans plusieurs contextes plus ou moins proches, et apporté des contributions à chacun d'entre eux. Dans le cadre du pipeline logiciel, nous proposons un algorithme polynomial pour déterminer le décalage le plus à même de produire un maximum de parallélisme, et une étude expérimentale, à l'aide de l'outils que nous avons réalisé dans ce but : PASTAGA (pour Plateforme d'Analyse Statistique et de Tests d'Algorithmes sur Graphes Aléatoires). Dans le cadre de l'utilisation des registres (stage scheduling), de la parallélisation de boucle et de la localité, nous apportons des réponses aux problèmes de décalage d'instructions associés: complexité, solutions exactes, approximations."
- "Algorithmique du décalage d'instructions"